Multiplexers decoders और Boolean function का निर्माण
Data चुनें या output का स्थान चुनें
Multiplexer (MUX) किसी एक data input को चुनकर output तक पहुँचाता है। Decoder input code को एक asserted output position में बदलता है। इस पाठ में दोनों combinational हैं: signals स्थिर होने के बाद outputs पढ़ते हैं और कोई stored state नहीं है। केवल box का चिन्ह पहचानने से अधिक भरोसेमंद है inputs और outputs की स्पष्ट शर्त समझना।
पूर्वज्ञान: binary indexing, Boolean gates और minterms। लक्ष्य: MUX equations लिखना, truth table को data inputs से जोड़ना, active-high तथा active-low decoder outputs सही इस्तेमाल करना और छोटे MUX tree की गिनती करना। जब तक width अलग न दी हो, data एक-bit है। Timing, hazards, priority encoders, tristate buses और sequential circuits इस पाठ में नहीं हैं।
Two-to-one multiplexer
2:1 MUX में data inputs D_0,D_1, select bit S और output Y हैं। हमारी convention: S=0 पर D_0 और S=1 पर D_1 चुनें। इसलिए Y=S′D_0+SD_1। यहाँ + Boolean OR है और साथ लिखने का अर्थ AND है। S=0 पर पहला term D_0 और दूसरा zero हो जाता है; S=1 पर उलटा होता है।
| S | चुना input | Y |
|---|---|---|
| 0 | D_0 | D_0 |
| 1 | D_1 | D_1 |
Select bit source चुनता है; वह अपने आप output का मान नहीं है। D_0=1,D_1=0 पर Y=S′ है, S नहीं। दोनों data inputs 1 हों तो हर select पर Y=1 है; दोनों 0 हों तो Y=0।
हल किया उदाहरण 1: MUX से XOR function F(A,B)=A′B+AB′ बनाएँ। S=A, D_0=B और D_1=B′ रखें। A=0 पर output B और A=1 पर B′ है। दोनों मामलों में B=0 और B=1 जाँचने पर 00,01,10,11 क्रम के outputs 0,1,1,0 मिलते हैं। B′ पहले से उपलब्ध न हो तो inverter लगाना होगा।
Four-to-one selection और bit का महत्व
4:1 MUX के selects S_1,S_0 और data D_0…D_3 हैं। S_1 अधिक महत्वपूर्ण select bit है। Codes 00,01,10,11 क्रमशः D_0,D_1,D_2,D_3 चुनते हैं। Equation है:
Y=S_1′S_0′D_0 + S_1′S_0D_1 + S_1S_0′D_2 + S_1S_0D_3.
हर code पर ठीक एक select minterm 1 है, इसलिए चुना data term ही बचता है। सामान्यतः पूरी तरह भरे 2^k:1 MUX में k binary select bits होते हैं। 4:1 label data choices और output गिनता है; उसका अर्थ चार select bits नहीं। Select significance बदलें तो data mapping भी बदलती है, जब तक inputs का क्रम साथ न बदलें।
हल किया उदाहरण 2: S_1S_0=10 और (D_0,D_1,D_2,D_3)=(1,0,1,0) हैं। चुना input D_2 है, इसलिए Y=1। बाईं ओर लिखा select bit 1 होने का अर्थ D_1 चुनना नहीं है।
Truth table को MUX से लागू करें
k-variable function के variables को घोषित क्रम में 2^k:1 MUX के k selects से जोड़ें। हर data input पर उस row का constant truth-table output लगाएँ। इससे k inputs का कोई भी Boolean function बन सकता है, लेकिन data inputs की संख्या घातीय रूप से बढ़ती है।
छोटे MUX में एक variable को data inputs पर छोड़ सकते हैं। यह identity F=A′F|_(A=0)+AF|_(A=1) का उपयोग है, जिसे अक्सर Shannon expansion कहते हैं। Restricted functions, A को fixed करके मिलते हैं, derivative लेने से नहीं। A=0 पर पहला restriction चुना जाता है और A=1 पर दूसरा।
हल किया उदाहरण 3: F(A,B,C)=Σm(1,2,6,7) को 4:1 MUX में S_1=A,S_0=B से लागू करें। हर fixed AB पर C=0 और C=1 देखें:
| AB | C=0 पर F | C=1 पर F | Data input का connection |
|---|---|---|---|
| 00 | 0 | 1 | D_0=C |
| 01 | 1 | 0 | D_1=C′ |
| 10 | 0 | 0 | D_2=0 |
| 11 | 1 | 1 | D_3=1 |
जैसे AB=01 पर rows 010 और 011 के outputs 1 और 0 हैं; यह C′ है। जोड़ों से connection निकालने पर minterm list देखकर अंदाज़ा नहीं लगाना पड़ता। Connections के बाद सभी आठ rows जाँचें। C′ चाहिए तो inverter लें; MUX अपने आप उपलब्ध complemented input नहीं बना देता।
Decoder outputs और enable
Active-high 2-to-4 decoder के inputs A,B, active-high enable E और outputs Y_0…Y_3 हैं। E=1 पर AB index वाला ठीक एक output asserted होता है; E=0 पर सभी outputs 0 हैं। Equations हैं Y_0=EA′B′, Y_1=EA′B, Y_2=EAB′, Y_3=EAB। Asserted का अर्थ active है, जो यहाँ logic 1 है।
| E | AB | Y_0 Y_1 Y_2 Y_3 |
|---|---|---|
| 0 | कोई भी | 0 0 0 0 |
| 1 | 00 | 1 0 0 0 |
| 1 | 01 | 0 1 0 0 |
| 1 | 10 | 0 0 1 0 |
| 1 | 11 | 0 0 0 1 |
Output list, Y_0 से Y_3 के index क्रम में है; उसे Y_0 के अधिक महत्वपूर्ण होने वाली binary संख्या न मानें। E=1 पर ये A,B के सभी minterms हैं। इसी प्रकार enabled active-high 3-to-8 decoder, A,B,C के आठ minterms देता है; यहाँ A सबसे महत्वपूर्ण input है।
हल किया उदाहरण 4: G=Σm(0,3,5,6) बनाने के लिए enabled 3-to-8 decoder के active-high outputs Y_0,Y_3,Y_5,Y_6 का OR लें। List वाली row पर संबंधित output 1 होगा; किसी दूसरी row पर चुने चारों outputs 0 होंगे। एक decoder से अलग OR combinations बनाकर कई functions मिल सकते हैं; वास्तविक physical सीमाएँ इस model में नहीं हैं।
Active-low outputs में combining gate बदलेगा
हर decoder high voltage पर assert नहीं होता। Active-low output logic 0 पर asserted है। मान लें enabled decoder Z_i=m_i′ देता है, यानी हर minterm का complement। तब De Morgan से वही G=(Z_0Z_3Z_5Z_6)′ है; चारों outputs का NAND लें, OR नहीं। चुनी row पर एक selected Z zero है, इसलिए NAND 1 है; बाकी rows पर चारों 1 हैं, इसलिए NAND 0।
इस नियम से पहले component की enable और output polarities पढ़ें। उदाहरण के लिए TI SN74HC138 में active-low outputs और एक से अधिक enable input हैं; वह ऊपर का single-active-high-enable abstraction नहीं है। इस पाठ की गणनाएँ बताई truth tables पर हैं, किसी अनकहे commercial pin convention पर नहीं।
Y_i=E m_i वाला decoder, E को data bit और address inputs को destination selector मानने पर one-to-many demultiplexer भी है। MUX कई data sources में से चुनता है; demultiplexer एक source को चुने output तक भेजता है। दोनों priority encoder नहीं हैं, जिसकी input शर्त अलग है।
बड़े selectors बनाएँ और जाँचें
एक-bit 8:1 MUX, सात 2:1 MUXes से बन सकता है। पहले level में चार MUX, S_0 से adjacent pairs चुनते हैं; दूसरे में दो MUX, S_1 से पहले-level outputs के pairs चुनते हैं; अंतिम में एक MUX, S_2 इस्तेमाल करता है। Path में तीन MUX levels हैं। सात components की संख्या है, levels की नहीं। Component-delay model बिना numerical delay नहीं बता सकते।
आठ-bit चौड़े 8:1 bus selector में हर output bit के लिए यही network दोहराएँ और select signals साझा रखें। इस construction में 8×7=56 एक-bit 2:1 MUXes हैं। Width और चुन सकने वाले words की संख्या अलग मात्राएँ हैं।
मुख्य बातें: select significance लिखें; data और select bits अलग रखें; हर connection restricted truth-table rows से निकालें; enable/output polarity जाँचें; gate count और path depth अलग रखें। सही steady-state truth table, selects बदलने पर glitches न होने की गारंटी नहीं है।
मौलिक अभ्यास
ये छह single-correct MCQ सीखने के लिए बनाए गए मौलिक प्रश्न हैं, पिछले वर्षों के प्रश्न नहीं। हर प्रश्न में ठीक एक विकल्प चुनें।
C01. 2:1 MUX में S=0 पर D_0 और S=1 पर D_1 चुना जाता है। D_0=1,D_1=0 पर Y क्या है?
A. S B. 0 C. 1 D. S′
उत्तर: D
A गलत है: S=0 पर output 1 है, 0 नहीं।
B गलत है: D_0 चुनने पर 1 मिलता है।
C गलत है: D_1 चुनने पर 0 मिलता है।
D सही है: Y=S′×1+S×0=S′।
C02. 4:1 MUX में S_1 सबसे महत्वपूर्ण select bit है। S_1S_0=10 पर कौन-सा data input चुना जाएगा?
A. D_0 B. D_1 C. D_2 D. D_3
उत्तर: C
A गलत है: D_0 का code 00 है।
B गलत है: D_1 का code 01 है।
C सही है: binary 10 का index 2 है।
D गलत है: D_3 का code 11 है।
C03. F(A,B,C)=Σm(1,2,6,7) को S_1=A,S_0=B वाले 4:1 MUX से लागू करें। सही tuple (D_0,D_1,D_2,D_3) कौन-सा है?
A. (C,C′,0,1) B. (C′,C,0,1) C. (C,0,C′,1) D. (C,C′,1,0)
उत्तर: A
A सही है: AB=00,01,10,11 के restricted output pairs 01,10,00,11 हैं, इसलिए C,C′,0,1।
B गलत है: पहले दो pairs उलटे हैं; row 000 पर गलत 1 मिलता है।
C गलत है: C′ connection गलत जगह है; row 010 पर 1 चाहिए, 0 नहीं।
D गलत है: constants 0 और 1 उलट गए; row 100 पर 0 चाहिए, 1 नहीं।
C04. Active-high 2-to-4 decoder में active-high enable E है और output क्रम Y_0,Y_1,Y_2,Y_3 है। E=1,AB=10 पर output list क्या है?
A. 1,0,0,0 B. 0,0,1,0 C. 0,1,0,0 D. 0,0,0,0
उत्तर: B
A गलत है: इसमें index 0 asserted है, जिसका AB=00 है।
B सही है: AB=10 index 2 चुनता है, इसलिए केवल Y_2=1।
C गलत है: इसमें index 1 asserted है, जिसका AB=01 है।
D गलत है: यहाँ सभी zero disabled अवस्था में हैं, लेकिन E=1 है।
C05. एक एक-bit 8:1 MUX के balanced tree construction में कितने एक-bit 2:1 MUXes और कितने MUX levels हैं?
A. 8 MUXes, 3 levels B. 7 MUXes, 7 levels C. 7 MUXes, 3 levels D. 3 MUXes, 7 levels
उत्तर: C
A गलत है: tree में 4+2+1=7 components हैं, आठ नहीं।
B गलत है: सात सभी components की संख्या है; एक path केवल तीन से गुजरता है।
C सही है: पहले, दूसरे और तीसरे levels में क्रमशः 4,2,1 MUXes हैं।
D गलत है: तीन levels की संख्या है; इतने components आठ arbitrary inputs मिलाने के लिए पर्याप्त नहीं।
C06. Enabled active-low decoder में Z_i=m_i′ है। Z_1 और Z_4 से F=m_1+m_4 कैसे बनेगा?
A. Z_1+Z_4 B. Z_1Z_4 C. (Z_1+Z_4)′ D. (Z_1Z_4)′
उत्तर: D
A गलत है: दूसरी rows पर दोनों Z एक हैं, इसलिए OR गलत 1 देता है।
B गलत है: AND required function का complement देता है, function नहीं।
C गलत है: De Morgan से यह m_1m_4 है, जो हमेशा 0 है क्योंकि अलग minterms साथ 1 नहीं होते।
D सही है: NAND से Z_1′+Z_4′=m_1+m_4 मिलता है।
सीमा और स्रोत
यह Digital Logic के एक सीमित हिस्से का पाठ है, पूरे GATE CS की तैयारी नहीं। आधिकारिक पाठ्यक्रम केवल विषय की प्रासंगिकता की पुष्टि करता है; व्युत्पत्तियाँ, उदाहरण और अभ्यास मौलिक हैं। तकनीकी संदर्भों से representation और circuit की conventions जाँची गई हैं; उनके अभ्यास प्रश्न नहीं दोहराए गए।
- Official GATE 2027 CS syllabus Section 2
- MIT Computation Structures combinational logic
- Texas Instruments SN74HC138 product and data sheet
स्रोत 14 अक्टूबर 2026 को जाँचे गए।
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