Main memory banks chips और secondary storage
लक्ष्य और दायरा
Memory capacity/chip organization निकालें, interleaved banks में word addresses map करें, latency तथा bandwidth अलग करें और magnetic-disk service time निकालें। यह GATE 2026 का main/secondary-memory भाग है, पूरा storage course नहीं। पूर्वज्ञान: binary units और memory addressing। Cache address fields तथा OS page replacement अलग पाठों में हैं।
1 KiB=1024 bytes, 1 MiB=2^20 bytes। Chip label में K=2^10 addressable locations। 64K×8 chip में 65536 locations, प्रत्येक आठ bits हैं; क्षमता 64 KiB है। Address bits या bank निकालने से पहले byte/word addressing स्पष्ट करें।
1. SRAM और DRAM
Conventional SRAM powered bistable circuit में state रखता है; periodic refresh नहीं चाहिए। DRAM charge रखता है और data बचाने के लिए refresh चाहिए। दोनों volatile हैं: refresh न होने का अर्थ power हटने पर SRAM data बचना नहीं। SRAM caches में और अधिक dense DRAM main memory में सामान्य हैं; यह हर design का अनिवार्य नियम नहीं।
DRAM में rows और columns हैं। Row activate करने पर data row buffer में आता है। Open row का access और दूसरी row की जरूरत वाले access अलग लागत रखते हैं। एक latency number row hits/conflicts तथा refresh का अंतर छिपा सकता है। यहाँ गणना में दी हुई fixed timing लें; वास्तविक device timings न गढ़ें।
2. Width तथा depth अलग बढ़ाएँ
N words, प्रत्येक w bits की memory को n words, प्रत्येक b bits वाले chips से बनाने पर width के लिए w/b chips parallel और depth के लिए N/n groups चाहिए, जब ratios पूर्णांक हों। कुल chips=(N/n)(w/b)। Parallel chips addresses share करते लेकिन अलग data bits देते हैं; depth groups के लिए selection चाहिए।
उदाहरण: 256K×32 को 64K×8 से बनाएँ। Width=32/8=4 chips/group; depth=256K/64K=4 groups; कुल 16 chips। Capacity=256K×4 bytes=1 MiB। Word address के 18 bits में 16 chip के भीतर location और 2 group चुनते हैं। Byte addressing हो तो 20 bits चाहिए; lowest दो bits 32-bit word के भीतर byte चुनते हैं। Word तथा byte address width एक नहीं। Parity/ECC तथा control pins data-chip count में नहीं हैं।
3. Low-order bank interleaving
B समान banks तथा word address a पर bank=a mod B, local index=floor(a/B)। चार banks में addresses 0,1,2,3,4 क्रमशः banks 0,1,2,3,0 जाते हैं। a=27 पर bank=3, local index=6; 6×4+3=27 से जाँचें। Address bytes में और word चार-byte हो तो aligned address को पहले चार से भाग देकर word number निकालें।
B words का stride बार-बार वही bank लेता है। Banking requests फैलने पर throughput बढ़ाता है; अकेले request की latency अपने आप B से भाग नहीं होती।
Schedule उदाहरण: चार independent banks में request starts के बीच 40 ns चाहिए। Command/data path हर 10 ns एक request लेता है; result 40 ns बाद आता है, extra transfer cost नहीं। Sequential starts 0,10,20,30,40 ns पर अलग banks में घूम सकते हैं। Startup के बाद हर 10 ns चार-byte word, यानी decimal 400 MB/s। Stride-four stream एक bank लेता है; start हर 40 ns और bandwidth 100 MB/s। पहली response latency दोनों में 40 ns है। यह सरल model है, DDR timing specification नहीं।
4. Secondary storage और disk service
Secondary storage power बिना data रखता है; HDD तथा SSD की mechanisms अलग हैं। HDD को head positioning और rotation चाहिए। SSD में mechanical seek/rotation नहीं, लेकिन controller, flash और queueing खर्च हैं। SSD पर RPM formula लागू न करें।
अलग magnetic-disk read में queue, cache hit तथा overlap न हों तो service time=seek+rotational wait+transfer+दिया controller overhead। Uniform random arrival पर expected rotation आधी revolution है। r RPM पर revolution=60/r seconds; average wait=30/r seconds। यह average है, हर request का fixed समय नहीं।
उदाहरण: 6000 RPM पर revolution 10 ms, average wait 5 ms। Mean seek 4 ms, contiguous 200000 bytes को 100000000 bytes/s पर पढ़ना 2 ms; controller 0.5 ms। Expected service=4+5+2+0.5=11.5 ms। Queue, cache hit या track crossing से response बदल सकता है; यहाँ वे बाहर रखे गए हैं। Decimal MB/s तथा binary MiB/s को न मिलाएँ।
सामान्य गलतियाँ
Width तथा depth दोनों factors गिनें। Locations को bits न समझें। Word-bank के पहले byte address बदलें। Refresh और volatility अलग बातें हैं। Banking overlap बढ़ाता है, अपने आप request latency नहीं घटाता। प्रश्न न कहे तो disk service time में queueing नहीं है।
मौलिक अभ्यास: छह single-correct MCQ
ये मौलिक शिक्षण प्रश्न हैं, पिछले वर्षों के प्रश्न नहीं। ठीक एक उत्तर चुनें।
P01. ECC बिना 128K×32 memory के लिए 32K×8 के कितने chips चाहिए?
A. 4 B. 8 C. 16 D. 32
उत्तर: C
A: चार केवल width या depth factor है।
B: दोनों स्वतंत्र factors चार हैं।
C: 4×4=16।
D: यह जरूरी capacity दोगुनी करता है।
P02. 64K×16 chip कितने bytes रखता है?
A. 64 KiB B. 128 KiB C. 1 MiB D. 16 KiB
उत्तर: B
A: हर location दो bytes है।
B: 65536×16/8=128 KiB।
C: यह 1 Mibit है, 1 MiB नहीं।
D: 16 bits/location है, KiB capacity नहीं।
P03. आठ banks में low-order word interleaving है। Word address 45 का (bank, local index)?
A. (5,5) B. (5,6) C. (6,5) D. (1,45)
उत्तर: A
A: 45=5×8+5; remainder और quotient दोनों 5।
B: Floor quotient 5 है, 6 नहीं।
C: Bank remainder 5 है।
D: Local index global address जैसा नहीं रहता।
P04. Conventional SRAM और DRAM पर कौन-सा कथन सही है?
A. दोनों power बिना data रखते हैं B. SRAM को DRAM जैसा refresh चाहिए C. DRAM को refresh चाहिए; दोनों volatile हैं D. DRAM main memory नहीं हो सकता
उत्तर: C
A: दोनों volatile हैं।
B: Powered SRAM को DRAM जैसा refresh नहीं चाहिए।
C: Refresh DRAM charge बचाता है; power बिना दोनों data नहीं बचाते।
D: DRAM main memory में सामान्य है।
P05. 7200 RPM पर uniform random arrival की expected rotational latency लगभग?
A. 8.333 ms B. 4.167 ms C. 0.139 ms D. 7.2 ms
उत्तर: B
A: यह पूरी revolution है, औसत आधी चाहिए।
B: 30/7200 seconds=4.167 ms।
C: RPM में 60 seconds/minute का conversion चाहिए।
D: RPM का अंक सीधे milliseconds नहीं है।
P06. Interleaved stream में चार-byte word हर 20 ns start होता है। Decimal bandwidth?
A. 50 MB/s B. 200 MB/s C. 800 MB/s D. 20 MB/s
उत्तर: B
A: 50 million words/s है; प्रत्येक में चार bytes हैं।
B: 4/(20×10^−9)=200 MB/s।
C: यह चार के बजाय सोलह bytes/request लेता है।
D: Time interval का अंक bandwidth नहीं है।
स्रोत और दायरा
यह 2026 course के बताए भाग का पाठ है, पूरे COA syllabus की समाप्ति नहीं। सभी गणनात्मक उदाहरण और प्रश्न मौलिक हैं। 2027 की पूर्णता का दावा नहीं।
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