Ripple ring और Johnson counters
Counter एक तय state sequence है
Counter का modulus उसके intended repeating cycle की states की संख्या है। n flip-flops होने से वह अपने आप2^n नहीं हो जाता। Trace करने से पहले clock edges,feedback equations,bit order,initial state और observation time तय करें।
पूर्वज्ञान: flip-flops,shift registers,synchronous counters,FSM और timing। ये broad sequential-circuit clause के चुने implementations हैं,अलग सूचीबद्ध official requirements नहीं। हम स्पष्ट connections वाले ripple binary counter और दो shared-clock shift-register counters की तुलना करेंगे। इन ideal traces से physical reset release,metastability या clock-domain synchronization हल नहीं होती।
Falling-edge ripple binary counter
T=1 वाले तीन T flip-flops लें और state Q_2Q_1Q_0 लिखें। FF0 external clock के हर falling edge पर toggle होता है। FF1,Q_0 के falling edge और FF2,Q_1 के falling edge पर toggle होता है। शुरू में000 है और हर stage का output settle होने के बाद देखते हैं। अगली stage को Q clock करता है,Q′ नहीं।
हर stage अपने clock की frequency दो से divide करता है। पर्याप्त settling और बताए connection में external falling edges के बाद stable sequence001,010,011,100,101,110,111,000 है। Q_0 की frequency f/2,Q_1 की f/4,Q_2 की f/8 है। Falling-edge की जगह rising-edge trigger या Q की जगह Q′ connection से direction बदल सकती है;केवल “ripple counter” नाम से sequence तय नहीं।
Higher bit इसलिए toggle होता है कि lower bit का1→0 transition binary carry बताता है। Q_0 zero से one उठे तो इस design में FF1 clock नहीं होता। Synchronous counter की तरह सभी bits एक common edge से trigger नहीं हैं। Final binary sequence सही हो सकती है,भले intermediate vectors next stable count न हों।
केवल final count नहीं,transient भी trace करें
हल किया उदाहरण1: stable011 से शुरू करें और t=0 पर external falling edge दें। हर stage का exact clock-to-Q delay4 ns,wire delay zero और trace में दूसरा edge नहीं है।
| Time interval | दिखता Q_2Q_1Q_0 | कारण |
|---|---|---|
| 0≤t<4 ns | 011 | FF0 अभी नहीं बदला |
| 4≤t<8 ns | 010 | Q_0 गिरा,FF1 trigger हुआ |
| 8≤t<12 ns | 000 | Q_1 गिरा,FF2 trigger हुआ |
| t≥12 ns | 100 | Q_2 उठा;final count4 है |
इसलिए zero detector Q_2′Q_1′Q_0′ थोड़े समय assert हो सकता है,भले initial count3 और final4 है। Actual pulse पर decoder gate delays का भी असर है। Stable-state truth table transient नहीं हटाती। बिना qualification decoded output को clean clock या asynchronous reset न मानें।
इस ideal three-stage model का सबसे लंबा all-stage ripple12 ns बाद settle होता है। अगला external edge आने से पहले हर count settled चाहिए तो कम-से-कम यह path delay तथा decoder/sampling margins budget करें। यह physical chip की पूरी maximum-clock-frequency specification नहीं;pulse widths,recovery/removal और loading भी जरूरी हैं। Synchronous binary counter में shared edge होता है,पर उसके next-state तथा register timing checks अलग चाहिए।
Straight ring counter
अब common rising-edge clock वाले तीन D flip-flops लें। Right rotation स्पष्ट करें:
D_2=Q_0,D_1=Q_2,D_0=Q_1।
सभी right-hand values पुराने state की हैं। One-hot initialization100 से sequence100→010→001→100 है। Intended cycle में ठीक एक bit high है,इसलिए उसी bit से state बताई जा सकती है। n≥2 और exactly one one से initialized n-stage ring में n states हैं और हर individual output pulse n clock periods बाद दोहरता है। Ideal रूप में एक period high,n−1 periods low,इसलिए duty cycle1/n और frequency f/n है।
हल किया उदाहरण2:20 MHz पर five-stage one-hot ring का हर state-indicator pulse4 MHz और ideal20% duty cycle है। Register में पाँच bits हैं,पर intended sequence पाँच states की है,32 की नहीं। शेष2^n−n patterns intended one-hot cycle से बाहर हैं।
Plain rotation,ones की संख्या बचाता है। हमारे तीन-bit ring को000 पर initialize करने से zero पर lock;111 से all-ones पर lock होता है। Two-one pattern अलग cycle में घूमता है। इसलिए सभी flip-flops clear करना one-hot ring शुरू करने को पर्याप्त नहीं और plain feedback self-correcting नहीं। अलग valid-state detector तथा load path से100 पर recovery जोड़ सकते हैं,लेकिन वह अतिरिक्त logic है,rotation का स्वाभाविक गुण नहीं।
Johnson counter में complemented feedback
Common rising clock तथा right shift रखें,लेकिन recirculated bit उलटें:
D_2=Q_0′,D_1=Q_2,D_0=Q_1।
000 से sequence000→100→110→111→011→001→000,छह states है। तीन edges तक ones भरते हैं और अगले तीन में zeros। सामान्यतः all-zero initialized n-stage Johnson का intended cycle2n states का है। हर output n periods high और n low है,इसलिए ideal frequency f/(2n),duty cycle1/2। यह सामान्य binary numerical count sequence नहीं।
हल किया उदाहरण3:24 MHz पर four-stage Johnson में आठ intended states हैं और हर flip-flop output3 MHz,ideal50% duty cycle से दोहरता है। आठ states का अर्थ तीन flip-flops इस्तेमाल होना नहीं;चुना implementation चार इस्तेमाल करता है।
Intended Johnson cycle में wrap सहित adjacent states एक bit में अलग हैं। इससे decoding सरल होती है,लेकिन arbitrary asynchronous use या faulty states की safety अपने आप सिद्ध नहीं। हमारे three-bit normal cycle में Q_2′Q_0′,छह valid states के बीच000 पहचानता है। लेकिन invalid010 पर भी assert होता है। Normal-cycle-only reduced decoder,सभी आठ patterns पर unique detector नहीं है।
Unused states और explicit recovery
तीन-bit Johnson के normal cycle से बाहर010 और101 हैं। Plain equations में अलग cycle010→101→010 बनता है। इसलिए reset000 से operation सही शुरू है,लेकिन बाद में इन states की upset पर automatic recovery नहीं।
पूरा specified synchronous recovery design लें:bad=Q_2′Q_1Q_0′+Q_2Q_1′Q_0। हर edge पर bad=1 हो तो000 load;नहीं तो सामान्य Johnson equations। D inputs हैं D_2=bad′Q_0′,D_1=bad′Q_2,D_0=bad′Q_1। सभी छह intended transitions वही रहते हैं और दोनों invalid patterns एक edge में000 पहुँचते हैं। सभी आठ rows जाँचें;invalid states को don't-cares कहकर simplification के बाद recovery की आशा न रखें।
Reset हो तो इस choice के मुकाबले उसकी priority स्पष्ट हो। प्रमाण sampled Boolean transitions और settled combinational logic का है;analog timing violations,persistent faults या arbitrary control glitches सुधारने की guarantee नहीं।
मुख्य बातें और सामान्य गलतियाँ
Binary ripple,one-hot ring और Johnson storage अलग तरह उपयोग करते हैं। बताए normal cycles में state counts क्रमशः2^n,n,2n हैं। Ring को one-hot initialization चाहिए;ordinary Johnson all-zero से शुरू हो सकता है। दोनों plain feedbacks हर invalid state से recovery guarantee नहीं करते। Ripple में actual edge polarities trace करें;shared-clock registers में old-state simultaneous assignments लें और settled count को intermediate waveform से अलग रखें। Frequency/duty-cycle claims stated periodic normal operation के हैं,reset transients के नहीं।
मौलिक अभ्यास
ये छह single-correct MCQ सीखने के लिए बनाए गए मौलिक प्रश्न हैं, पिछले वर्षों के प्रश्न नहीं। हर प्रश्न में ठीक एक विकल्प चुनें।
C01. बताए three-stage falling-edge ripple counter में stable011 को एक external falling edge मिलता है। Final settled count क्या है?
A. 010 B. 000 C. 100 D. 111
उत्तर: C
A गलत है:010 बताए delay trace का पहला intermediate vector है।
B गलत है:000 intermediate है,final नहीं।
C सही है:बताया falling-Q cascade,binary3 को4 करता है।
D गलत है:केवल stages होने से सभी toggle नहीं होते।
C02. हर stage का exact4 ns delay हो तो worked011→100 ripple transition में visible vector000 कब है?
A. 8≤t<12 ns B. 0≤t<4 ns C. 4≤t<8 ns D. सभी t≥12 ns पर
उत्तर: A
A सही है:Q_1,8 ns पर गिरता और Q_2,12 ns पर उठता है।
B गलत है:first interval में पुराना011 रहता है।
C गलत है:तब केवल Q_0 गिरा है,इसलिए010।
D गलत है:12 ns बाद settled vector100 है।
C03. Plain three-bit ring में D_2=Q_0,D_1=Q_2,D_0=Q_1 हैं।000 से क्या होता है?
A. एक edge बाद अपने आप100 में जाता है। B. आठों binary states गिनता है। C. Six-state Johnson cycle में जाता है। D. 000 पर रहता है।
उत्तर: D
A गलत है:rotation,all-zero से one नहीं बनाता।
B गलत है:equations bits rotate करती हैं,binary increment नहीं।
C गलत है:Johnson feedback bit उलटता है;यह नहीं।
D सही है:सभी पुराने Q zero हों तो हर D zero है।
C04. बताई three-bit Johnson equations में110 के बाद क्या state है?
A. 011 B. 111 C. 100 D. 000
उत्तर: B
A गलत है:normal cycle में011,111 के बाद आता है,110 के बाद नहीं।
B सही है:D_2=NOT0=1,D_1=1,D_0=1।
C गलत है:D_0 में पुराना Q_1 छूट गया।
D गलत है:valid110 पर reset या bad-state override नहीं।
C05. Four-stage Johnson,all-zero-initialized normal cycle में24 MHz पर चलता है। Intended state count और हर output frequency क्या हैं?
A. 16 और1.5 MHz B. 4 और6 MHz C. 8 और3 MHz D. 8 और6 MHz
उत्तर: C
A गलत है:यह सभी possible encodings गिनता है,2n-state Johnson cycle नहीं।
B गलत है:यह four-stage one-hot ring का state count है।
C सही है:2n=8 और f/(2n)=24/8=3 MHz।
D गलत है:output period आठ clock periods है,चार नहीं।
C06. Three-bit Johnson recovery में bad=Q_2′Q_1Q_0′+Q_2Q_1′Q_0 होने पर000 load है।010 से क्या होगा?
A. सामान्य transition से101 जाएगा। B. हमेशा010 पर रहेगा। C. Bad का अर्थ all-ones होने से111 बनेगा। D. अगले valid edge पर000 पहुँचेगा।
उत्तर: D
A गलत है:bad=1 पर recovery override,simple transition बदलता है।
B गलत है:explicit load recovery edge तय करता है।
C गलत है:bad control predicate है,copy होने वाला data word नहीं।
D सही है:010 पर bad का पहला product1 है,इसलिए defined load लागू है।
सीमा और स्रोत
यह Digital Logic के एक सीमित हिस्से का पाठ है, पूरे GATE CS की तैयारी नहीं। आधिकारिक पाठ्यक्रम केवल विषय की प्रासंगिकता की पुष्टि करता है; व्युत्पत्तियाँ, उदाहरण और अभ्यास मौलिक हैं। तकनीकी संदर्भों से representation और circuit की conventions जाँची गई हैं; उनके अभ्यास प्रश्न नहीं दोहराए गए।
- Official GATE 2027 CS syllabus Section 2
- Purdue sequential counter feedback and recovery conventions
- Toshiba counter timing and ripple behavior
स्रोत 14 अक्टूबर 2026 को जाँचे गए।
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