Micro-operation scheduling और control-store design
लक्ष्य और model सीमाएँ
Resource-limited datapath में register transfers schedule करें, conditional microprogram trace करें और control-word/store size निकालें। पूर्वज्ञान: पाठ 04 तथा binary field widths। यह 2026 control-unit की depth है; gates या pipelining फिर नहीं पढ़ाते। सभी machines का एक control-word layout नहीं होता।
Micro-operation implementation-level action है, जैसे register transfer या ALU result latch करना। एक cycle में कई actions तभी साथ हों जब resources, dependencies तथा timing अनुमति दें। यहाँ registers cycle के अंतिम edge पर capture करते हैं; cycle के दौरान combinational inputs पुराने register outputs हैं। Edge पर नया value उसी cycle के पहले हिस्से में वापस नहीं जा सकता।
1. One-bus execution schedule
एक internal bus है। R1,R2,R3,Z में से अधिकतम एक source हर cycle bus drive करता है। Y bus capture करता है; ALU input A=Y, B=bus; Z ending edge पर ALU result capture करता है। R3 bus capture कर सकता है। Direct ALU→R3 path, दूसरा bus या bypass नहीं। सारे operations चुने period में fit हैं।
R3←R1+R2 के लिए:
- Cycle 1: R1 bus drive करे; Y उसे capture करे।
- Cycle 2: R2 bus drive करे; ALU पुराने Y+bus से result निकाले; Z capture करे।
- Cycle 3: Z bus drive करे; R3 result capture करे।
R1=9,R2=6 पर Y=9, फिर Z=15, फिर R3=15। Sources नहीं बदलते। R1/R2 एक साथ single bus drive नहीं कर सकते। Cycle 1+2 मिलाने पर दो drivers conflict करेंगे और ALU पुराना Y देखेगा। Cycle 2+3 मिलाने पर Z का नया result ending edge से पहले उपलब्ध नहीं और bypass नहीं। इसलिए इस contract में तीन cycles जरूरी हैं; अतिरिक्त bus/path से उत्तर बदल सकता है।
2. Parallel transfers wiring पर निर्भर
यदि independent write enables तथा inputs हों तो दो destinations एक bus value साथ capture कर सकते हैं। R1→Y तथा R1→MAR एक cycle में संभव हैं। यह एक source का broadcast है, दो drivers नहीं। R1→Y और R2→MAR को दो source values चाहिए; इस single bus पर साथ संभव नहीं।
Encoding भी parallelism रोक सकता है। यदि destination field हर cycle केवल एक destination चुनता है, wires होने पर भी उपरोक्त broadcast एक control word में नहीं आएगा। Encoding चुनने से पहले legal actions गिनें।
3. Control steps का क्रम
Control address register अर्थात micro-PC, control store का word चुनता है। Word datapath actions तथा next microaddress का तरीका चुनता है। यह architectural PC से अलग है, जो program instructions चुनता है। Dispatch decoded instruction से microprogram entry चुनता है; entry का संख्या में opcode के बराबर होना जरूरी नहीं।
Conditional उदाहरण: microaddress 10 पर Z←Y−bus और उसी result का Zero flag latch करें; next=11। Address 11 पर datapath write नहीं; latched Zero=1 हो तो next=20, वरना 30। Address 20 equal path, 30 unequal path है। Step 10 में Y=7,bus=7 पर ending edge में Zero=1 बनता है; step 11 अब 20 चुनता है। यह जानबूझकर latched flag वाला two-step design है। Same-cycle combinational condition वाला दूसरा design पहले branch कर सकता है; यहाँ वह path नहीं माना। नया flag उसकी availability से पहले न पढ़ें।
4. Control-word की गणना
Encoded उदाहरण: छह bus sources और idle code मिलाकर सात choices→3 bits। चार destinations और no-write→पाँच choices→3 bits; इस design में एक microinstruction अधिकतम एक destination चुनता है। आठ ALU choices→3 bits। Memory idle/read/write→2 bits। 64-word control store का explicit next-address field→6 bits। चार sequencing modes→2 bits। Width=3+3+3+2+6+2=19 bits। Capacity=64×19=1216 bits=152 bytes information; padding/ECC अलग हैं। कुछ codes reserved हैं।
Direct-control तुलना में छह source enables, चार destination enables, आठ one-hot ALU selects तथा दो memory enables→20 action bits। वही छह next-address और दो sequencing bits जोड़ें: width=28, capacity=64×28=1792 bits=224 bytes। Conflicting drivers, कई one-hot ALU selects या read/write साथ assert नहीं होने चाहिए। अधिक bits होने से हर combination legal नहीं होता।
5. Horizontal और encoded controls
Horizontal/direct control अधिक independent choices दिखाता है तथा datapath अनुमति दे तो parallel actions व्यक्त कर सकता है। Encoded/vertical fields width घटा सकते हैं, लेकिन decoding और combination restrictions लाते हैं। इससे एक design हमेशा तेज/छोटा सिद्ध नहीं: sequencer, decoder delay, resources, microprogram length और storage भी महत्त्वपूर्ण हैं। Narrow word के साथ अधिक cycles हों तो कुल control storage अपेक्षा से अधिक हो सकता है।
सामान्य गलतियाँ
Schedule से पहले paths बनाएँ। Edge पर old/new values अलग रखें। PC और micro-PC अलग हैं। जरूरी idle choices गिनें। Width×depth करें; address bits को word count न मानें। केवल दिए padding/ECC जोड़ें।
मौलिक अभ्यास: छह single-correct MCQ
ये मौलिक शिक्षण प्रश्न हैं, पिछले वर्षों के प्रश्न नहीं। ठीक एक उत्तर चुनें।
P01. बताए one-bus Y/ALU/Z datapath में bypass बिना R3←R1+R2 के minimum cycles?
A. 1 B. 2 C. 3 D. 4
उत्तर: C
A: एक path पर सब एक cycle में नहीं हो सकता।
B: Z का नया value उसी cycle में पहले नहीं मिल सकता।
C: R1→Y; Y+R2→Z; Z→R3: तीन cycles।
D: तीन पर्याप्त; चौथा जरूरी नहीं।
P02. एक source bus और independent destination enables में कौन-सा pair साथ हो सकता है?
A. R1→Y तथा R2→MAR B. R1→Y तथा R1→MAR C. R1 तथा R2 दोनों bus drive करें D. नया Z latch edge से पहले bus drive करे
उत्तर: B
A: दो source values के लिए दो drivers/path चाहिए।
B: एक R1 value दो enabled destinations ले सकते हैं।
C: दो independent drivers conflict करते हैं।
D: नया Z ending edge से पहले उपलब्ध नहीं।
P03. Control field आठ source registers या no-source चुनता है। Minimum width?
A. 3 bits B. 4 bits C. 8 bits D. 9 bits
उत्तर: B
A: Idle सहित नौ choices; तीन bits कम हैं।
B: ceil(log2 9)=4 bits।
C: आठ per-source enables जैसा है, encoded minimum नहीं।
D: नौ choices हैं, binary width नहीं।
P04. Control store में 128 words, प्रत्येक 40 bits है। Padding/ECC बिना capacity?
A. 160 bytes B. 512 bytes C. 640 bytes D. 5120 bytes
उत्तर: C
A: यह चार गुना कम है।
B: यह 40 के बजाय 32-bit word मानता है।
C: 128×40=5120 bits=640 bytes।
D: 5120 bits हैं, bytes नहीं।
P05. Micro-PC क्या चुनता है?
A. सामान्य instruction memory का अगला program byte B. Control store की वर्तमान microinstruction C. कोई data-cache line D. हमेशा architectural PC वाला address
उत्तर: B
A: यह architectural PC की भूमिका है।
B: Micro-PC implementation के control words चुनता है।
C: Cache का अलग address mapping है।
D: दोनों के address spaces तथा उद्देश्य अलग हैं।
P06. Design में source3, destination3, ALU4, memory2, next-address7, sequencing2 bits हैं। Width?
A. 14 bits B. 19 bits C. 21 bits D. 128 bits
उत्तर: C
A: सात next-address bits छूटे हैं।
B: दो sequencing bits छूटे हैं।
C: 3+3+4+2+7+2=21 bits।
D: 128 सात bits के addresses हैं, word width नहीं।
स्रोत और दायरा
यह 2026 course के बताए भाग का पाठ है, पूरे COA syllabus की समाप्ति नहीं। सभी गणनात्मक उदाहरण और प्रश्न मौलिक हैं। 2027 की पूर्णता का दावा नहीं।
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