Flip-flop equations excitation tables और registers
अगली state निकालें या उसके लिए design करें
Characteristic rule पूछता है: वर्तमान Q और controls दिए हों तो Q_next क्या होगा? Excitation table उलटी दिशा पूछती है: आवश्यक Q→Q_next transition के लिए कौन-से controls ले सकते हैं? दोनों दिशाएँ मिलाना sequential design की सामान्य गलती है।
पूर्वज्ञान: edge-triggered storage, Boolean algebra और timing discipline। यहाँ सभी flip-flops समान rising edge पर sample करते हैं। Controls और पुराने Q, setup/hold पूरा करते हैं; reset अलग बताए बिना inactive है। Q_next का अर्थ edge और settling के बाद की state है। यह ideal synchronous model है, level-sensitive JK circuit नहीं। Gate-level race-around और वास्तविक clock gating शामिल नहीं हैं।
D T और JK का characteristic व्यवहार
D flip-flop data copy करता है: Q_next=D। T flip-flop में T=0 पर hold और T=1 पर toggle होता है, इसलिए Q_next=Q⊕T। Toggle का अर्थ पुराने Q का complement है, उसे 1 कर देना नहीं।
JK flip-flop में J=K=0 hold, 01 reset, 10 set और 11 toggle है। Boolean equation Q_next=JQ′+K′Q है। Q=0 पर यह J और Q=1 पर K′ बनता है। इन दो मामलों से table सिद्ध होती है:
| J | K | Q_next |
|---|---|---|
| 0 | 0 | Q |
| 0 | 1 | 0 |
| 1 | 0 | 1 |
| 1 | 1 | Q′ |
SR latch की forbidden simultaneous assertion के विपरीत, इस edge-triggered JK model में 11 मान्य toggle command है। इससे यह नहीं सिद्ध होता कि मनमाना transparent JK implementation लंबे clock level पर सुरक्षित toggle करेगा।
हल किया उदाहरण 1: Q की शुरुआत 0 से है। क्रमिक JK commands 10,00,11,01 से states 1,1,0,0 मिलती हैं। हर कदम में पिछली state लें, शुरुआती state नहीं। लगातार T=1 पर T flip-flop successive edges में 0,1,0,1,… करता है। Output का एक पूरा cycle, input के दो periods लेता है; इस ideal toggling अवस्था में f_out=f_clock/2।
Excitation table निकालें
D के लिए input हमेशा Q_next है। T के लिए T=Q⊕Q_next: समान states में hold, अलग में toggle। JK में पुराना Q=0 हो तो केवल J अगली state तय करता है, इसलिए K अप्रासंगिक है; Q=1 पर केवल K तय करता है, इसलिए J अप्रासंगिक है।
| Q | आवश्यक Q_next | D | T | J | K |
|---|---|---|---|---|---|
| 0 | 0 | 0 | 0 | 0 | X |
| 0 | 1 | 1 | 1 | 1 | X |
| 1 | 0 | 0 | 1 | X | 1 |
| 1 | 1 | 1 | 0 | X | 0 |
X का अर्थ इस transition के लिए 0 या 1, दोनों valid design choices हैं। Chip पर कोई physical unknown डालना जरूरी नहीं। Equations कोई concrete choice दें तो उसे characteristic equation में जाँचें। अलग choices समान next-state behavior और अलग circuit cost दे सकती हैं।
Active-high clocked SR element के लिए valid transitions हैं: 0→0: S=0,R=X; 0→1: S=1,R=0; 1→0: S=0,R=1; 1→1: S=X,R=0। S=R=1 forbidden ही है। ये excitation don't-cares केवल सूची वाली choices देते हैं, forbidden simultaneous controls की अनुमति नहीं।
आवश्यक next-state function बदलें
हल किया उदाहरण 2: state bit को x=1 पर toggle और x=0 पर hold करना है। T implementation में T=x, D implementation में D=Q⊕x और JK implementation में J=K=x ले सकते हैं। Characteristic rules में रखने पर समान Q_next मिलता है, इसलिए सभी चार (Q,x) assignments में implementations समान हैं।
हल किया उदाहरण 3: D flip-flop external bit d को केवल e=1 पर load करे, अन्यथा hold। Data equation D=e d+e′Q है। यह D input से पहले 2:1 MUX है जो पुराना Q या नया d चुनता है। Register को सामान्य clock मिलती रहती है; Boolean enable का अर्थ e और clock का AND करके नई clock बनाना नहीं। अनियंत्रित clock gating से unwanted edges आ सकते हैं और वह इस model में नहीं है।
Register के सभी bits पुरानी state से update होते हैं
n-bit register में एक common sampling event वाले n storage bits हैं। Parallel load में हर D_i संबंधित P_i लेता है और सभी bits साथ update होते हैं। साथ का अर्थ एक logical edge है; zero clock-to-Q delay या बिल्कुल समान analog switching समय नहीं।
चार-bit shift register Q_3Q_2Q_1Q_0 लें। Right shift की परिभाषा D_3=s, D_2=Q_3, D_1=Q_2, D_0=Q_1 है; s serial input है। स्पष्ट equations से direction और entry point की अस्पष्टता हटती है। बाहर जाने वाला bit पुराना Q_0 है।
हल किया उदाहरण 4: initial state 1011 और serial input 0 से next state 0101। अगले edge पर serial input 1 हो तो 1010। दाईं ओर के सभी Q bits उस edge से पहले की state हैं। पहले Q_3 बदलकर उसी नए मान से Q_2 निकालना software-जैसा in-place update होगा, इन simultaneous flip-flops का व्यवहार नहीं।
Priority के साथ load shift और hold
तीन choices तय करें: L=1 पर parallel-load P; अन्यथा E=1 पर serial input s के साथ shift; अन्यथा hold। L=E=1 पर load जीतेगा। हर bit के लिए D_i=L P_i+L′(E shift_i+E′Q_i), जहाँ shift_i ऊपर बताया source है। यह register के सामने data-selection network है, कई competing writes नहीं।
हल किया उदाहरण 5: 1011 से L=0,E=1,s=0 पर 0101। अगले L=0,E=0,s=1 पर 0101 ही रहेगा क्योंकि shift disabled है। फिर L=1,P=1100 पर E और s कुछ भी हों, 1100 load होगा। Reset भी हो तो design के अनुसार उसकी priority इन choices से पहले या बाद में स्पष्ट लगानी होगी।
मुख्य बातें और गलतियाँ
Characteristic equations परिणाम बताती हैं; excitation tables design में मदद देती हैं। X नियंत्रित स्वतंत्रता है, electrical level नहीं। D copy करता है, T शर्त से toggle और JK चार commands देता है। Register equations में हमेशा पुराने Q लें। Bit क्रम, shift direction, serial entry और control priority लिखें। Hold और repeated commands सहित हर transition जाँचें; कुछ सही traces किसी सामान्य equation का प्रमाण नहीं।
मौलिक अभ्यास
ये छह single-correct MCQ सीखने के लिए बनाए गए मौलिक प्रश्न हैं, पिछले वर्षों के प्रश्न नहीं। हर प्रश्न में ठीक एक विकल्प चुनें।
C01. Valid rising edge पर T flip-flop में Q=1,T=1 हैं। Q_next क्या है?
A. 1 B. 0 C. हमेशा unknown D. Clock level के बराबर
उत्तर: B
A गलत है: T=1 toggle करता है, hold नहीं।
B सही है: 1⊕1=0।
C गलत है: valid synchronous शर्त परिणाम तय करती है।
D गलत है: clock sampling trigger करती है, stored data नहीं।
C02. Q=0 से Q_next=1 के लिए कौन-सी JK input शर्त सही है?
A. J=0,K=X B. J=X,K=1 C. J=1,K=X D. J=0,K=0
उत्तर: C
A गलत है: Q=0 पर Q_next=J, इसलिए यह 0 रखता है।
B गलत है: इस X में J=0 भी है, जो set नहीं करता।
C सही है: Q=0 पर equation J बनती है, K से स्वतंत्र।
D गलत है: 00 पुराना 0 hold करता है।
C03. कौन-सा D input, x=1 पर D flip-flop toggle और x=0 पर hold कराता है?
A. D=Q⊕x B. D=x C. D=Q+x D. D=Qx
उत्तर: A
A सही है: 0 के साथ XOR, Q रखता है; 1 के साथ complement करता है।
B गलत है: यह x load करता है, पुरानी state को शर्त से toggle नहीं।
C गलत है: x=1 पर OR, Q=1 को 0 toggle करने के बजाय 1 देता है।
D गलत है: x=0 पर AND, Q=1 hold करने के बजाय 0 देता है।
C04. Q_3Q_2Q_1Q_0=1011 और right-shift equations D_3=s,D_2=Q_3,D_1=Q_2,D_0=Q_1 हैं। s=0 पर next state क्या है?
A. 0110 B. 0000 C. 1011 D. 0101
उत्तर: D
A गलत है: यह low position में zero डालने वाला left shift है।
B गलत है: नए values को in-place क्रम में आगे डालने से यह गलत परिणाम आ सकता है।
C गलत है: यह hold है, shift नहीं।
D सही है: नए bits 0, पुराना Q_3=1, पुराना Q_2=0, पुराना Q_1=1 हैं।
C05. Register में parallel load L की priority shift E से ऊपर है। L=1,E=1,P=0110 पर next state क्या है?
A. पुरानी state का shifted रूप B. पुरानी state बिना बदलाव C. 0110 D. P और shifted state का bitwise OR
उत्तर: C
A गलत है: shift केवल L=0 पर चुना जाता है।
B गलत है: hold तब है जब load और shift दोनों न चुने जाएँ।
C सही है: load की priority से P copy होता है।
D गलत है: priority एक source चुनती है, results का OR नहीं करती।
C06. Excitation table में X का अर्थ क्या है?
A. Input physically metastable होना चाहिए। B. इस आवश्यक transition को दोनों Boolean values पूरा कर सकती हैं। C. Required output दिया हो तब भी उसे अनदेखा कर सकते हैं। D. Input हर cycle बदलना चाहिए।
उत्तर: B
A गलत है: X design choice है, electrical requirement नहीं।
B सही है: concrete 0 या 1 चुनें और characteristic rule जाँचें।
C गलत है: आवश्यक transition फिर भी पूरा होना चाहिए।
D गलत है: alternating behavior implied नहीं है।
सीमा और स्रोत
यह Digital Logic के एक सीमित हिस्से का पाठ है, पूरे GATE CS की तैयारी नहीं। आधिकारिक पाठ्यक्रम केवल विषय की प्रासंगिकता की पुष्टि करता है; व्युत्पत्तियाँ, उदाहरण और अभ्यास मौलिक हैं। तकनीकी संदर्भों से representation और circuit की conventions जाँची गई हैं; उनके अभ्यास प्रश्न नहीं दोहराए गए।
स्रोत 14 अक्टूबर 2026 को जाँचे गए।
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