Latches flip-flops और synchronous timing
याद रखने वाला circuit
Combinational output, signals स्थिर होने के बाद केवल वर्तमान inputs से तय होता है। Sequential circuit, stored state पर भी निर्भर है। इसलिए समान वर्तमान input, अलग history के बाद अलग output दे सकता है। केवल feedback wire खींच देने से storage element का व्यवहार तय नहीं होता; stable states, controls और timing rules भी चाहिए।
पूर्वज्ञान: NOR/NAND gates और Boolean equations। लक्ष्य: SR तथा D storage की शर्तें समझना, transparent latch और edge-triggered flip-flop अलग करना, sampled data trace करना तथा सरल setup/hold inequalities जाँचना। Transitions के बाहर आदर्श Boolean states और बताए timing parameters लेते हैं। Metastability, asynchronous design तथा clock-domain crossing का पूरा अध्ययन केवल truth table से नहीं होता।
Active-high SR latch
Cross-coupled NOR SR latch में active-high set S और reset R हैं। S=1,R=0 पर Q=1 set होता है; S=0,R=1 पर Q=0 reset; S=R=0 पिछला stable Q रखता है। Q_next का अर्थ controls के बाद settled state है, जरूरी नहीं कि clocked state हो।
| S | R | Q_next | अर्थ |
|---|---|---|---|
| 0 | 0 | Q | पिछली state रखें |
| 0 | 1 | 0 | Reset |
| 1 | 0 | 1 | Set |
| 1 | 1 | मान्य storage command नहीं | Forbidden condition |
NOR implementation में S=R=1 दोनों cross-coupled outputs को 0 करता है, इसलिए वे complements नहीं रहते। फिर दोनों controls साथ हटाने पर Boolean model अंतिम state की गारंटी नहीं देता। इसे toggle न कहें और predictable next state न दें। शुरू की state भी अनिर्दिष्ट हो सकती है; reset से ज्ञात प्रारंभिक मान मिलता है।
Active-low NAND SR latch में S_bar,R_bar controls होते हैं। Hold input 11, set 01, reset 10 और forbidden input 00 है। Signal name का bar active-low control बताता है; truth-table row को फिर उलटने का निर्देश नहीं। SR table लगाने से पहले implementation पहचानें।
हल किया उदाहरण 1: NOR latch शुरू में Q=0 है। Commands (S,R)=(1,0),(0,0),(0,1),(0,0) से Q=1,1,0,0 मिलता है। Hold सबसे हाल की state रखता है, हमेशा reset value नहीं।
D latch और transparency
Active-high D latch में data D और enable E है। E=1 रहने पर वह transparent है: propagation delay के बाद Q, D के बदलावों को follow करता है। E=0 होने पर अंतिम valid value रहती है, बशर्ते closing-edge timing पूरी हुई हो। Boolean relation Q_next=ED+E′Q है।
वैचारिक रूप से S=ED और R=ED′ लेने पर आदर्श Boolean SR inputs साथ 1 नहीं होते। इससे functional contract समझ आता है; यह नहीं सिद्ध होता कि मनमाने वास्तविक gates से बना circuit timing hazards से मुक्त है। वास्तविक component की timing requirements पूरी करनी होंगी।
हल किया उदाहरण 2: शुरू में Q=0,E=0। D को 0 से 1 करने से Q नहीं बदलता। E=1 करें और D=1 पर्याप्त समय रखें: Q=1 होगा। E=1 रहते D=0 करने पर delay के बाद Q=0 होगा। D=0 स्थिर रखते E=0 करें; बाद में E=0 पर D=1 होने से Q=0 ही रहेगा। Transparent latch केवल E के rising edge का इंतजार नहीं करता।
Edge-triggered D flip-flop
Positive-edge-triggered D flip-flop हर rising clock edge पर D sample करता है, setup/hold शर्तों के साथ। Clock-to-Q delay के बाद sampled value output पर आती है और अगली sampling तक रहती है। बाकी high clock level में वह transparent नहीं है। विपरीत polarity की latch stages से edge-triggered behavior बनाया जा सकता है, लेकिन active edge उनके connection पर निर्भर है।
हल किया उदाहरण 3: शुरू में Q=0 है। तीन rising edges पर valid D values 1,0,1 हैं। संबंधित clock-to-Q delays के बाद Q=1,0,1 होगा। पहले-दूसरे edges के बीच पूरी तरह समाप्त हो गया D pulse, जो दोनों sampling windows में नहीं है, capture नहीं होगा। इसलिए waveform में edge times स्पष्ट करें, केवल D बदलने का क्रम नहीं।
Reset की शर्त अलग है। Synchronous reset active edge पर असर करता है। Asynchronous reset को assert करने के लिए उस edge का इंतजार नहीं चाहिए। Reset की polarity और data/enable से उसकी priority बतानी होगी। Asynchronous reset release की भी timing requirements हैं; इसका अर्थ सभी timing rules हटाना नहीं।
Setup hold और clock-to-Q
Setup time t_setup के अनुसार capturing edge से पहले D स्थिर हो; hold time t_hold के अनुसार edge के बाद भी स्थिर रहे। Clock-to-Q का maximum delay t_CQ,max बताता है नया Q कब तक निश्चित रूप से valid होगा। Minimum delay t_CQ,min बताता है Q कितनी जल्दी बदलना शुरू कर सकता है। Hold check में maximum delay को minimum की जगह नहीं रख सकते।
Setup/hold violation का अर्थ निश्चित रूप से गलत 0 या 1 नहीं। उससे timing guarantee हटती है और metastability या गलत sampled value हो सकती है। धीमी clock से setup-limited path में मदद हो सकती है, लेकिन बहुत छोटे same-edge hold path की समस्या सामान्यतः नहीं सुधरती।
Register-to-register timing का उदाहरण
मानें positive-edge registers की ideal साझा clock है, skew/jitter zero है और data paths एक-cycle वाले हैं। हर launching-register से capturing-register path के लिए:
T ≥ t_CQ,max + t_logic,max + t_setup.
t_CQ,min + t_logic,min ≥ t_hold.
पहली शर्त data को अगले edge से पहले settle होने देती है। दूसरी, नए data को current edge के तुरंत बाद पुराने value को disturb करने से रोकती है। Setup requirements का maximum लें, लेकिन हर संबंधित path की minimum-delay शर्त भी जाँचें।
हल किया उदाहरण 4: t_CQ,max=1 ns, t_logic,max=6 ns और t_setup=1 ns से T≥8 ns है। Model में maximum frequency 1/(8 ns)=125 MHz है। यदि t_CQ,min=0.2 ns, t_logic,min=0.3 ns और t_hold=0.7 ns हों, तो hold arrival 0.5 ns है, यानी 0.2 ns कम। केवल period बढ़ाने से यह योग नहीं बदलता। सुधार में उपयुक्त minimum-delay या clock relationship बदलना होगा और बाकी constraints सुरक्षित रखने होंगे; इस उदाहरण में पूरे समय zero skew माना है।
मुख्य जाँचें
Initial state, active controls, reset convention और observation time लिखें। Latch के लिए पूरा transparent interval trace करें। Flip-flop में केवल बताए edges पर pre-edge inputs sample करें। हर feedback circuit को सुरक्षित memory न मानें, NAND/NOR SR tables न बदलें, forbidden input को भरोसा करने लायक don't-care output न मानें और ideal truth table से physical timing न निकालें।
मौलिक अभ्यास
ये छह single-correct MCQ सीखने के लिए बनाए गए मौलिक प्रश्न हैं, पिछले वर्षों के प्रश्न नहीं। हर प्रश्न में ठीक एक विकल्प चुनें।
C01. NOR active-high SR latch में Q=1 है। S=R=0 क्या करता है?
A. Q को 0 reset करता है B. Q को 1 पर रखता है C. Q को 0 toggle करता है D. दोनों outputs को 0 करता है
उत्तर: B
A गलत है: reset में R=1,S=0 चाहिए।
B सही है: 00 command पिछली stable state रखती है।
C गलत है: hold और toggle अलग हैं।
D गलत है: NOR की forbidden command 11 दोनों outputs को 0 करती है, 00 नहीं।
C02. Active-low NAND SR latch का forbidden simultaneous input कौन-सा है?
A. S_bar=1,R_bar=1 B. S_bar=0,R_bar=1 C. S_bar=1,R_bar=0 D. S_bar=0,R_bar=0
उत्तर: D
A गलत है: 11 hold है।
B गलत है: 01 set है।
C गलत है: 10 reset है।
D सही है: दोनों active-low controls asserted हैं; यही forbidden condition है।
C03. Active-high D latch enabled रहता है और D, 0 से 1 होकर स्थिर रहता है। Propagation delay के बाद Q क्या होगा?
A. अगले rising enable edge तक 0 रहता है। B. D को follow करके 1 होता है। C. जरूर दो बार toggle करता है। D. उसका मान जरूर unknown है।
उत्तर: B
A गलत है: enabled latch transparent है, edge-triggered नहीं।
B सही है: E=1 पर delay के बाद Q stable data follow करता है।
C गलत है: toggle behavior नहीं दिया गया।
D गलत है: बताई शर्तों में valid stable inputs से Q तय है।
C04. Positive-edge D flip-flop शुरू में Q=0 है। दो rising edges पर valid D क्रमशः 1 और 0 है। संबंधित clock-to-Q delays के बाद Q क्या होंगे?
A. 0,1 B. 1,1 C. 1,0 D. 0,0
उत्तर: C
A गलत है: sampled values उलट दी हैं।
B गलत है: दूसरा edge 0 sample करता है।
C सही है: हर edge अपना बताया D capture करता है।
D गलत है: पहला edge 1 capture करके प्रारंभिक state बदलता है।
C05. Zero skew में t_CQ,max=2 ns, logic maximum delay=5 ns और setup=1 ns हैं। न्यूनतम setup-safe period क्या है?
A. 8 ns B. 5 ns C. 6 ns D. 125 ns
उत्तर: A
A सही है: 2+5+1=8 ns।
B गलत है: clock-to-Q और setup छूट गए।
C गलत है: clock-to-Q छूट गया।
D गलत है: 125 संबंधित MHz frequency है, ns period नहीं।
C06. Zero skew में minimum clock-to-Q 0.2 ns, minimum logic delay 0.1 ns और hold time 0.5 ns है। सही कथन कौन-सा है?
A. सभी delays धनात्मक हैं इसलिए hold सही है। B. Clock period दोगुना करना निश्चित रूप से hold ठीक करता है। C. इस model में hold 0.2 ns से violate है। D. इस जाँच में minimum की जगह maximum logic delay चाहिए।
उत्तर: C
A गलत है: 0.2+0.1=0.3 ns, 0.5 ns से कम है।
B गलत है: केवल period से same-edge earliest arrival नहीं बदलता।
C सही है: 0.5−0.3=0.2 ns की आवश्यक hold stability कम है।
D गलत है: hold earliest-arrival जाँच है, इसलिए minimum delays चाहिए।
सीमा और स्रोत
यह Digital Logic के एक सीमित हिस्से का पाठ है, पूरे GATE CS की तैयारी नहीं। आधिकारिक पाठ्यक्रम केवल विषय की प्रासंगिकता की पुष्टि करता है; व्युत्पत्तियाँ, उदाहरण और अभ्यास मौलिक हैं। तकनीकी संदर्भों से representation और circuit की conventions जाँची गई हैं; उनके अभ्यास प्रश्न नहीं दोहराए गए।
स्रोत 14 अक्टूबर 2026 को जाँचे गए।
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